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イベント・ニュース
電子システムおよび半導体設計エコシステムのメンバーを代表するSEMI戦略的テクノロジーコミュニティであるElectronic System Design Allianceは 、本日 10人のメンバーからAvery Design Systemsをメンバーとして迎え ました。理事会はエイブリーの会員申請を承認しました。
カリフォルニア州ミルピタス 2020年2月25日
カリフォルニア州ミルピタス 2020年2月24日
COMPEXコントローラーはCXL 1.1仕様に合わせて設計されており、ホストおよびタイプ1、タイプ2、およびタイプ3のデバイスタイプをサポートしています。COMPEXは、ホストまたはデバイスタイプのいずれかとして動作するように構成できるデュアルモードもサポートします。COMPEXは、フレックスバスインターフェイスで最大16レーンをサポートし、PIPE 5.2仕様に準拠しています。128ビット、256ビット、および512ビットのデータパス幅をサポートするユーザーロジックへのシンプルなパケットベースのインターフェイスを提供し、顧客のASICへの統合を容易にする低遅延パスを提供します。実装では、レーン数とターゲットテクノロジーに基づいてデータパス幅のいずれかを選択して、COMPEXコントローラーから低遅延で最適化された消費電力を取得できます。
Tewksbury, MA., September 23, 2019
Avery Design Systems, leader in functional verification solutions today announced CXL VIP supporting the latest CXL Specification 1.1 from the Compute Express Link (CXL) open standard.
“Built upon our well-established PCI Express® (PCIe®) verification IP infrastructure, the CXL supports PCIe 5.0 physical and electrical interface (PIPE 5.1) to provide advanced protocols for high-speed CPU interconnects for I/O (CXL.io), CPU-to-Memory (CXL.mem), and Cache interface (CXL.cache)”, said Chris Browy, VP Sales and Marketing of Avery Design.
Tewksbury, MA., September 23, 2019
The CXL VIP supports SystemVerilog/UVM host, device, PHY, and PIPE-to-PIPE box agents and models, extensive protocol checking, functional coverage, and a testsuite to ensure compliance. Common BFM features:
• Support PCIe Gen5 with alternate protocol negotiation to CXL
• Support pure PCIe mode and CXL mode for CXL.IO, CXL.Mem and CXL.Cache traffic.
• Unified user application data class for both pure PCIe and CXL traffic.
• Realistic traffic arbitration among CXL.IO, CXL.Cache, CXL.Mem and CXL control packets.
• Highly randomized and configurable
• Provides various callbacks and simplified APIs for tests writing
• Protocol analyzer debugging trace files
• User customizable way of FLIT packing
• Support full cache coherent load/store operations
• Support automatic credit-based CXL data flow control
• Supports CXL virtual LSM state machines
• Supports CXL link layer retry
• Supports CXL power management
• Support CXL reset mechanisms
Host BFM Features
• Automatic bus enumeration and configuration of the CXL hierarchies
• Support memory mapped registers (RCRB and MEMBAR0 region)
• Contains home agent with snooper filter of unlimited size
• Host memory of unlimited size
Device BFM features
• Host-managed device memory of unlimited size
• Configured as Type1, Type2 and Type3 device
TEWKSBURY, MA., August 2, 2019
検証IPソリューションのイノベーターであるAvery Design Systems Inc.は本日、シミュレーションベースの検証よりも100〜1000倍高速化するSimAccel FPGAベースのアクセラレータを発表しました。
「SoCが大きくなるにつれて、純粋なシミュレーションを使用し、ハードウェアとソフトウェアの協調検証を行わずに包括的なSoC検証を実行は実用的ではなくなりました」と、セールス/マーケティング担当副社長Chris Browy氏は述べています。 SimAccelは、既存のVIPとテストスイート、および合成可能でリターゲティング可能な新しいFPGAベースのAccelerator System IP（ASIP）およびAccelerated VIP（AVIP）による、協調エミュレーション、ハードウェアとソフトウェアの協調検証を提供します。 MobiveilのデザインIPおよびザイリンクスやPRO DESIGNなどの既製のFPGAプロトタイプシステムを使用し、マルチFPGAシステムの実装に必要な高度なハードウェアプラットフォームが提供されます。
TEWKSBURY, MA., June 28, 2019
SimRegressは、フルテストベンチを実行せずにシミュレーションテストベンチのスティミュラスをキャプチャして再生する機能を提供します。お客様のSoC検証・テスト環境においてサードパーティIPデバッグが可能です。 Averyデータベースは、Verdi FSDBおよびSimVisionへの変換され波形の生成と検査をすることができます。
SimCompareはRTLとゲートレベルシミュレーションの間のスマートな差分機能を提供します。 SimCompareは、比較対象の2つのシミュレーション間でRTLとゲートレベルの信号名、およびトランザクションの同期を関連付けます。 SimDiffアプリケーションはVerdiとSimVisionと統合されており、より詳細な検査のためにこれらのそれぞれの波形とソースコードデバッグツールおよびウィンドウを直接見ることが可能です。
Tewksbury, MA., June 18, 2019
Avery PCIe 5.0 VIPは、32 GT / sで動作するRetimerおよびAlternate Protocol Modeの最新機能拡張を含む、新たに合意されたPCI 5.0仕様のモデルおよびテストスイートをサポートします。
Astera LabsのCEO、Jitendra Mohanは、次のように述べています。「Astera Labsでは、PCIe仕様を完全に満たし、プラグアンドプレイの相互運用性を実現するSmart Retimer製品を提供することを優先しています。 Avery PCIe 5.0 VIPは、設計環境を徹底的にテストし、高品質の製品をお客様に提供するための、検証環境における重要なツールです。」
PCI-SIGの会長兼社長を務めるAl Yanesは、次のように述べています。「PCIe 5.0仕様は32 GT / sという前例のないパフォーマンスレベルを実現しながら、I / Oシステムトポロジの範囲とモバイル/ IoTアプリケーションに及ぶソリューションの幅を広げます。」 「PCIe検証エコシステムスペースは、最高の品質、相互運用性、およびコンプライアンスを備えたチップおよびシステムを開発するのに役立つため、メンバーにとって非常に重要です。
Las Vegas, Nevada June 3, 2019
Analog Bits and GLOBALFOUNDRIES (GF) today announced the availability of Analog Bits analog and mixed signal IP design kits for GF’s 12nm Leading-Performance (12LP) process technology. Through collaboration with GF, the IP portfolio includes wide range fractional Phase-Lock Loop (PLL) with Spread Spectrum Clock Generation (SSCG), PCIe reference clock PLL subsystem, Process, Voltage, and Temperature (PVT) Sensor and Power-On-Reset (POR) circuitry. Silicon Reports based on these IPs will be available 2Q 2020, and first customer tape-out is expected in 2H 2020
GF’s 12LP technology is specifically designed to deliver the ultra-high performance and dataprocessing capacity customers need to support their Compute, Connect and Storage (CCS), AI/ML, high-end consumer and automotive solutions in the era of big data and cognitive computing. The technology, which delivers a 10 percent improvement in logic density and more than a 15 percent improvement in performance compared to the previous FinFET generation, includes new market-focused features specifically designed for automotive electronics and RF/analog applications.
TEWKSBURY, MA., May 30, 2019
“Design practices involving partial reset, uninitialized memories, and clock and power gating expose SystemVerilog’s inaccurate RTL X handling semantics by creating X-optimism and X-pessimism issues in RTL simulations and result in extra engineering time needed to effectively debug and work around the issues,” said Chris Browy, VP Sales/Marketing. SymXprop analyzes X propagations in RTL simulations for combinatorial and sequential X inaccuracies using patent pending hybrid formal analysis and automatically eliminates these X inaccuracies in RTL simulations.
Highlights of the new SymXprop solution:
• Analysis modes for X-optimism and X-pessimism
• Scalable to large designs with built-in distributed parallel processing
• Analyze one or multiple submodules displaying X issues
• Supports VCS, Xcelium, and Questa simulators
TEWKSBURY, MA., May 30, 2019
TEWKSBURY, MA., May 30, 2019
“As chips get larger the feasibility of performing post-layout SDF-based gate-level simulation gets harder and harder,” said Chris Browy, VP Sales/Marketing. SimCluster GLS performs scalable parallel simulation using VCS, Xcelium, or Questa in either multi-core and datacenter cluster compute environments to simulate faster and shrink turn-around times on sign-off simulations.
Highlights of the new SimCluster GLS solution:
• No design changes, no testbench changes, no SDF changes
• Engines run with cycle-based or lock-step synchronization
• Supports all three major simulators (Xcelium/VCS/Questa)
• Simulation analyzer tool generates design block workload, port change activities, interconnect complexity between blocks, synchronization analysis, and design hierarchy report
• Automatic coarse-grained partitioning of flat and hierarchical netlists
• Patent pending methods further optimize performance
Santa Clara, CA, April 23, 2019
Analog Bits (www.analogbits.com), an industry leading provider of low-power mixed-signal IP (Intellectual Property) solutions is highlighting front-end design kits for a complete PCIe clocking subsystem, which integrates the oscillator, PCIe class 100MHz reference clock generator with built-in Spread Spectrum Clock Generation (SSCG) and HCSL clock output buffer all into one macro. The Analog Bits clock PHY lowers Bill of Materials cost and saves power pins by sharing with the entire macro. In addition, this integrated approach inherently lowers power, improves jitter performance, and optimizes for noise rejection. As a result, the subsystem generates a superior 100MHz output clock which meets and exceeds PCIe Gen2, Gen3 and Gen4 SERDES requirements. The design is silicon-proven on TSMC’s industry leading 16nm FinFET Compact Technology (16FFC). The front-end design kits on TSMC’s 12nm FinFET Compact and 7nm FinFET process are immediately available for customer tape-out starts in early Q4, 2019.
カリフォルニア州ミルピタス 2019年4月23日
シリコンIP、デザイン・プラットフォーム、および設計サービスの急成長しているサプライヤであるMobiveil, Inc.はPCIExpress®5.0コントローラIPを発表しました。MobiveilのPCIe®5.0アーキテクチャIPは、エンドツーエンドのデータパス保護をサポートし、転送速度の高速化のみならず、ネットワーク、ストレージ、サーバ、AI、テレコム、コンシューマ、IOTなどのアプリケーションに不可欠な柔軟な機能構成、信頼性および保守性を提供いたします。
ノースアンプトン、イギリス 2018年10月2日
IN2FAB Technologyは、アナログおよびミックスドシグナル設計のポーティングを、GLOBALFOUNDRIESのFDXcelerator™パートナープログラムに加わりました。IN2FABの回路ポーティング技術は、FD-SOIテクノロジへのIPの移行を短時間に実現します。
Design Automation Conference 2018
サンフランシスコ、米国 2018年6月24日~28日
Design Automation Conference 2018
サンフランシスコ、米国 2018年6月24日~28日
写真左 : Jim Hogan, Board Chairman - Metrics (www.metrics.ca)がAvery boothに訪れたところです 。Avery VIPは、Metrics Cloud Simulation & Verification Managerにて動作します。
写真右 : DAC会場 IPベンダー ワインパーティーにて。横川秀美、東京ナノファーム代表。
東京ナノファームは、IP、VIPの両方をサポートいたします。
IN2FAB extends partnership with Tokyo Nano Farm
ノースアンプトン、イギリス 2018年5月30日、東京 2018年6月4日 共同発表
TEWKSBURY, Mass. 米国 2018年6月1日
PCIe 5.0 VIPは、32 GT /秒の速度、イコライゼーションアップデート、PIPE 5.1（最大64ビットと4000MHzまでの周波数）、プリコーディングなど、最新の新機能をサポートしています。プロトコルトラッカーログ、プロトコルチェック、コンプライアンステストスイートの強化により、Gen5デザインの開発に関連した検証の課題に対処するためのデバッグとアドレスの改善が図られています。
「Averyは、PCIe VIPのリーダーであり、PCIe 5.0の登場により、最新のクラスのストレージ、ネットワーク、GPU、チップセット、その他新たな32GT/ sの速度を必要とする多くのデバイスの転送を最大限に引き出します。」とAveryのセールス/マーケティング担当バイスプレジデント、Chris Browyは述べています。 「モデル、プロトコル・チェック、コンプライアンス・テストなど、SystemVerilog / UVM検証ソリューションを提供します。また、いくつかの重要なコントローラおよびPHY IPベンダーとのパートナーシップにより、PCIe 5.0設計検証課題のソリューションも提供します。
ノースアンプトン、イギリス 2018年3月15日
IN2FAB Technologyは、FinFET技術を含む先進的なプロセス間の設計移行ツールの開発を加速するために、英国における新施設の開設を発表しました。このセンターは、ファウンドリとプロセス間の回路を移動するための回路図、テストベンチおよびレイアウトデータを変換するIN2FABの既存の移行ソフトウェアをサポートします。
電話：070-1360-8586
Eメール：info@TokyoNF.com
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